１１／１０，１１ 風邪で２日寝込む。かといって貴重な全日休暇を寝てばかりもいられないのでパソコンを立ち上げて軽微な作業をする。
・銘板作成 ＷＯＲＤで作っている様子−＞
ＯＨＰシートで印刷するのは綺麗ですが、印字面にある薄い膜が透明でないのでその膜を部分的にはがすのに手間取る。１０枚くらいは失敗。
なんだか半導体の構造みたいですが↓表面パネルの構造
･トリガ部ＰＬＤ設計終了とハンダ付け
やっとこさ設計を終了、ハンダ付けまでして力尽きる。テストは残す。
そのほか、メモリマップを作成（今頃！）プログラム領域３２ＫＢ、表示関係データ３２Ｋ＊３等。制御用としては３２Ｋは結構多いと思います。制御用基本プログラム、ＨＹＳの現在のアセンブラ版は拡張命令を記述すると全部マクロ展開なのですこしかさばるということがあるのですが、がＷＩＮＤＯＷＳプログラムに比べればかわいいもの！
１１／１４
本日は不足部品を買いに午前は秋葉原、午後学校の講堂で講演を聴き、晩に作成再開。
・トリガ部テスト
ここで設計ミス立て続けに２箇所発覚。”新たに発覚した・・”にていくつかの問題点を載せていますが、あれは氷山の一角で、実際、そうスムーズに事がすすむわけではありません。
今回のミスは結構重大で、一瞬たじろぎましたが、ＰＬＤを使っていることが幸いして、ジャンパ一箇所と、ＰＬＤ内の論理修正（２つのＰＬＤについてソースファイル上で総計十数箇所）
やはりＰＬＤを使う利点の一つには、間違って作っても修正が容易、という点を挙げないわけにはいきません。
修正を終えたところで今日は就寝。
１１／１５
コンテスト前全休日は今日が最後。本日が勝負！
９：００〜１０：１５
設計変更したトリガ部を付け、テスト。正常動作を確認。
１０：１５〜１１：００
サンプル部の制御用ＰＬＤを高速なものに切り替え、クロックアップを試みる。予定していた８０ＭＨｚへ変更、正常動作を確認。
８０Ｍ水晶発振モジュールへ変更−＞
８０Ｍはいままで作成した中で最高速です。
１１：００〜１２：００
アナログ初段バッファの取りつけを行う。回路はコンプリメンタリＦＥＴを使用した、ソースフォロア。（・・なにか名前はあるはずですが）少し満足は行かないのですが、妥協しました。Ｊ１０３＋Ｋ２４６にて、各６個づつ購入、相性の良いものを選び出すという伝統的手法を使用。一個３０円だからそれほど財政上の負担にはならない。テスト良好。
１２：００−１３：００
スイッチ部の接続、Ｓ−ＲＡＭバックアップ回路の取りつけ、基板−パネル間、接続ケーブルの作成。
１３：３０−１８：００
ケース加工に入る。
周りはかなり乱雑になってゆく
また１６：００から念のため充電の試験。今回充電はこだわらないので、１５時間充電をするため、翌朝７：００に終了すべく、１６：００から開始。
さて、ハードウェア部分はなんとか仕上げましたので、あとは内部温度トレースをしながらの連続運転とちょこちょこしたもので５−６時間程度と思われます。ところがソフトウェアを作成する時間は全くなくなってしまいました。ですのでコンテスト時も評価プログラムのままという形になってしまうと思います。（テストモードのままでキーを使ってトリガ設定やモード切り替えなど一切できない）実際こればっかりやっているわけにも行きませんから、限られた時間はごくわずか。ほとんど期末試験前の心境ですね。これは。
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